研究成果

学会誌等採択論文

  1. Y. Mitsuyama, T. Asada, and M. Eguchi, “Measurement of Variations in FPGAs under Various Load Conditions,” IPSJ Transaction on System LSI Design Methodology, Vol. 13, pp. 39-31, Feb. 2020.
  2. H. Ochi, K. Yamaguchi, T. Fujimoto, J. Hotate, T. Kishimoto, T. Higashi, T. Imagawa, R. Doi, M. Tada, T. Sugibayashi, W. Takahashi, K. Wakabayashi, H. Onodera, Y. Mitsuyama, J. Yu, and M. Hashimoto, “Via-Switch FPGA: Highly Dense Mixed-Grained Reconfigurable Architecture with Overlay Via-Switch Crossbars,” IEEE Transactions on VLSI Systems, Vol. 26, No. 12, Dec. 2018.
  3. H. Hihara, A. Iwasaki, M. Hashimoto, H. Ochi, Y. Mitsuyama, H. Onodera, H. Kanbara, K. Wakabayashi, T. Sugibayashi, T. Takenaka, H. Hada, M. Tada, M. Miyamura, and T. Sakamoto, “Sensor Signal Processing Using High-Level Synthesis with a Layered Architecture,” IEEE Embedded Systems Letters, Vol. 10, No. 4, Dec. 2018.
  4. H. Konoura, D. Alnajjar, Y. Mitsuyama, H. Shimada, K. Kobayashi, H. Kanbara, H. Ochi, T. Imagawa, K. Wakabayashi, M. Hashimoto, T. Onoye, and H. Onodera, “Reliability-Configurable Mixed-Grained Reconfigurable Array Supporting C-based Design and Its Irradiation Testing,” IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol. E97-A, no. 12, pp. 2518-2529, Dec. 2014.(電子情報通信学会 RECONF研究会 優秀リコンフィギャラブルシステム論文賞)
  5. H. Konoura, T. Kameda, Y. Mitsuyama, M. Hashimoto, and T. Onoye, “NBTI Mitigation Method by Inputting Random Scan-In Vectors in Standby Time,” IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol. E97-A, no.7, pp. 1483-1491, July 2014.
  6. H. Konoura, T. Imagawa, Y. Mitsuyama, M. Hashimoto, and T. Onoye, “Comparative Evaluation of Lifetime Enhancement with Fault Avoidance on Dynamically Reconfigurable Devices,” IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol. E97-A, no.7, pp. 1468-1482, July 2014.
  7. R. Harada, Y. Mitsuyama, M. Hashimoto, and T. Onoye, “Set Pulse-Width Measurement Suppressing Pulse-Width Modulation and Within-Die Process Variation Effects,” IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol. E97-A, no.7, pp. 1461-1467, July 2014.
  8. 密山幸男,尾上孝雄,越智裕之,若林一敏, “耐ソフトエラー再構成可能アーキテクチャ,” 日本信頼性学会誌, vol. 35, no. 8, p. 431, Dec. 2013.
  9. D. Alnajjar, H. Konoura, Y. Ko, Y. Mitsuyama, M. Hashimoto, and T. Onoye, “Implementing Flexible Reliability in a Coarse-grained Reconfigurable Architecture,” IEEE Transactions on VLSI Systems, vol. 21, no. 12, pp. 2165-2178, Dec. 2013. (IEEE CASS Shikoku Chapter Best Paper Award)
  10. R. Harada, Y. Mitsuyama, M. Hashimoto, and T. Onoye, “Impact of NBTI-Induced Pulse-Width Modulation on Set Pulse-Width Measurement,” IEEE Transactions on Nuclear Science, vol. 60, no. 4, pp. 2630-2634, August 2013.
  11. T. Kameda, H. Konoura, D. Alnajjar, Y. Mitsuyama, M. Hashimoto, and T. Onoye, “Field Slack Assessment for Predictive Fault Avoidance on Coarse-Grained Reconfigurable Devices,” IEICE Trans. on Information and Systems, vol. E96-D, no. 8, pp. 1624-1631, August 2013.
  12. T. Amaki, M. Hashimoto, Y. Mitsuyama, and T. Onoye, “A Worst-Case-Aware Design Methodology for Noise-Tolerant Oscillator-Based True Random Number Generator with Stochastic Behavior Modeling,” IEEE Transactions on Information Forensics and Security, vol. 8, no. 8, pp. 1331-1342, August 2013.
  13. D. Alnajjar, Y. Mitsuyama, M. Hashimoto, and T. Onoye, “Pvt-Induced Timing Error Detection Through Replica Circuits and Time Redundancy in Reconfigurable Devices,” IEICE Electronics Express (ELEX), vol. 10, no. 5, April 2013.
  14. 密山幸男,尾上孝雄,小野寺秀俊, “再構成可能ディペンダブルVLSIプラットホーム,” 電子情報通信学会学会誌, vol. 96, no. 2, pp.95-99, Feb. 2013.
  15. H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, “Adaptive Performance Compensation with In-Situ Timing Error Predictive Sensors for Subthreshold Circuits,” IEEE Transactions on VLSI Systems, vol. 20, no. 2, pp.333-343, Feb. 2012.
  16. H. Konoura, Y. Mitsuyama, M. Hashimoto, and T. Onoye, “Stress Probability Computation for Estimating NBTI-Induced Delay Degradation,” IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol.E94-A, no.12, pp.2545-2553, Dec. 2011.
  17. H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, “Neutron-Induced Soft Errors and Multiple Cell Upsets in 65-nm 10T Subthreshold SRAM,” IEEE Transactions on Nuclear Science, vol. 58, no. 4, pp. 2097-2102, Aug. 2011.

国際会議等採択論文

  1. T. Tanaka, I. Ikeno, R. Tsuruoka, T. Kuchiba, W. Liao, and Y. Mitsuyama, “Development of Autonomous Driving System using Programmable SoCs,” in Proc. International Conference on Field-Programmable Technology (FPT 2019), pp. 453-456, Dec. 2019.
  2. Y. Mitsuyama, T. Asada, M. Eguchi, “Measurement of Performance Variation of FPGAs under Various Operating Conditions,” in Proc. International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2018), pp. 129-132, July. 2018.
  3. T. Asada, M. Eguchi, and Y. Mitsuyama, “Performance Variation Measurement on Commercial FPGAs under Various Operating Conditions,” in IEEE Region 10 Conference (TENCON2016), (to appear).
  4. K. Yamamoto, T. Morioka, T. Inoue, M. Mori, and Y. Mitsuyama, “Performance Evaluation Platform for Programmable Interconnect Architecture Exploration,” in Proc. 20th Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI 2016), pp.125–128, Oct. 2016.
  5. J. Hotate, T. Kishimoto, T. Higashi, H. Ochi, R. Doi, M. Tada, T. Sugibayashi, K. Wakabayashi, H. Onodera, Y. Mitsuyama, and M. Hashimoto, “A Highly-Dense Mixed Grained Reconfigurable Architecture with Overlay Crossbar Interconnect Using Via-Switch,” in Proc. International Conference on Field Programmable Logic and Applications (FPL 2016), Aug. 2016.
  6. R. Doi, J. Hotate, T. Kishimoto, T. Higashi, H. Ochi, M. Tada, T. Sugibayashi, K. Wakabayashi, H. Onodera, Y. Mitsuyama, and M. Hashimoto, “Highly-Dense Mixed Grained Reconfigurable Architecture with Via-Switch,” ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), March 2016.
  7. J. Hotate, T. Kishimoto, T. Higashi, H. Ochi, R. Doi, M. Tada, T. Sugibayashi, K. Wakabayashi, H. Onodera, Y. Mitsuyama, M. Hashimoto, “Highly-dense Mixed Grained Recon gurable Architecture with Via-switch,” in Proc. IEEE/ACM Design Automation Conference (DAC 2016) Work-in-Progress (WIP) session, 100.2, June 2016.
  8. M. Hashimoto, D. Alnajjar, H. Konoura, Y. Mitsuyama, H. Shimada, K. Kobayashi, H. Kanbara, H. Ochi, T. Imagawa, K. Wakabayashi, T. Onoye, and H. Onodera, “Reliability-Configurable Mixed-Grained Reconfigurable Array Compatible with High-Level Synthesis,” in Proc. Asia and South Pacific Design Automation Conference (ASP-DAC 2015), pp. 14-15, Jan. 2015.
  9. Y. Mitsuyama, H. Onodera, “Variability and Soft-error Resilience in Dependable VLSI Platform,” in Proc. Asian Test Symposium (ATS 2014), pp.45-50, Nov. 2014, (Invited).
  10. H. Konoura, D. Alnajjar, Y. Mitsuyama, H. Ochi, T. Imagawa, S. Noda, K. Wakabayashi, M. Hashimoto, and T. Onoye, “Mixed-Grained Reconfigurable Architecture Supporting Flexible Reliability and C-Based Design,” in Proc. International Conference on ReConFigurable Computing and FPGAs (ReConFig 2013), Dec. 2013.
  11. D. Alnajjar, H. Konoura, Y. Mitsuyama, H. Shimada, K. Kobayashi, H. Kanbara, H. Ochi, T. Imagawa, S. Noda, K. Wakabayashi, M. Hashimoto, T. Onoye, and H. Onodera, “Reliability-Configurable Mixed-Grained Reconfigurable Array Supporting C-To-Array Mapping and Its Radiation Testing,” in Proc. IEEE Asian Solid-State Circuits Conference (A-SSCC 2013), pp. 313-316, Nov. 2013.
  12. D. Alnajjar, Y. Mitsuyama, M. Hashimoto, and T. Onoye, “A Comparative Study on Static Voltage Over-Scaling and Dynamic Voltage Variation Tolerance with Replica Circuits and Time Redundancy in Reconfigurable Devices,” in Proc. International Conference on ReConFigurable Computing and FPGAs (ReConFig 2012), Dec. 2012.
  13. R. Harada, Y. Mitsuyama, M. Hashimoto, and T. Onoye, “Impact of NBTI-Induced Pulse-Width Modulation on Set Pulse-Width Measurement,” in Proc. European Conference on Radiation and Its Effects on Components and Systems (RADECS 2012), Sept. 2012.
  14. T. Kameda, H. Konoura, D. Alnajjar, Y. Mitsuyama, M. Hashimoto, and T. Onoye, “A Predictive Delay Fault Avoidance Scheme for Coarse-Grained Reconfigurable Architecture,” in Proc. International Conference on Field Programmable Logic and Applications (FPL 2012), Aug. 2012.
  15. R. Harada, Y. Mitsuyama, M. Hashimoto, and T. Onoye, “SET Pulse-Width Measurement Eliminating Pulse-Width Modulation and Within-Die Process Variation Effects,” in Proc. International Reliability Physics Symposium (IRPS 2012), pp. SE1.1-SE1.6, April 2012.
  16. T. Kameda, H. Konoura, Y. Mitsuyama, M. Hashimoto, and T. Onoye, “NBTI Mitigation by Giving Random Scan-In Vectors during Standby Mode,” in Proc. International Workshop on Power And Timing Modeling, Optimization and Simulation (PATMOS 2011), pp.152-161, Sept. 2011.
  17. H. Konoura, Y. Mitsuyama, M. Hashimoto, and T. Onoye, “Implications of Reliability Enhancement Achieved by Fault Avoidance on Dynamically Reconfigurable Architecture,” in Proc. International Conference on Field Programmable Logic and Applications (FPL 2011), pp.189-194, Sept. 2011.
  18. R. Harada, Y. Mitsuyama, M. Hashimoto, T. Onoye, “Neutron Induced Single Event Multiple Transients With Voltage Scaling and Body Biasing,” in Proc. International Reliability Physics Symposium (IRPS), pp. 253-257, April 2011.

研究会等発表論文

  1. 兼本 一生, 岡林 由真, 風谷 亮太, 密山 幸男, “多オペランド積和演算の高効率化に関する一検討,” 電気関係学会四国支部連合大会, 10-1, 2019年9月.
  2. 熊井 遼太, 密山 幸男, “プログラマブルSoCを用いたリアルタイム物体検出処理の実装,” 電気関係学会四国支部連合大会, 10-9, 2019年9月.
  3. 田中 知成, 池野 樹, 鶴岡 陸, 口羽 匠, 廖 望, 密山 幸男, “プログラマブルSoCを用いた自動運転システムの構成検討,” 電気関係学会四国支部連合大会, 10-10, 2019年9月.
  4. 熊井遼太, 和田征也, 密山 幸男, “高位合成系による人検出処理のFPGA実装と評価,” 電気関係学会四国支部連合大会, 10-1, 2018年9月.
  5. 氏原収悟, 密山幸男, “畳込みニューラルネットワーク向け重み量子化手法の検討,” 情報処理学会研究報告(システムとLSIの設計技術研究会), 2018-SLDM-183, 2018年3月.
  6. 氏原収悟, 密山幸男, “深層学習を用いた画像認識処理における重み量子化のための評価環境構築,” 電気関係学会四国支部連合大会, 10-1, 2017年9月.
  7. 高野雅之, 熊井遼太, 毛利真崇, 小松達也, 密山 幸男, “高位合成系による人検出処理のFPGA実装,” 電気関係学会四国支部連合大会, 10-2, 2017年9月.
  8. 小松達也,密山幸男,”評価関数とパターンマッチングをゲーム木探索に適用したTRAXソルバの実装,” 電子情報通信学会技術研究報告(リコンフィギャラブルシステム研究会), RECONF2016-39, pp. 75-80, 2016年9月.
  9. 山本浩平, 森岡俊樹, 井上智哉, 毛利真崇, 密山幸男, “再構成可能配線構造検討のためのアーキテクチャ評価環境,” 情報処理学会研究報告(システムとLSIの設計技術研究会), 2016-SLDM-175, 2016年3月.
  10. 榮口眞紀雄, 浅田尭志, 密山幸男,”商用FPGAの動作速度の負荷依存性に関する実験的評価,” 電子情報通信学会 総合大会, D-18-1, 2016年3月.
  11. 毛利真崇, 密山幸男, “複数のFPGAを用いた粗粒度再構成可能アーキテクチャの動作検証環境構築,” 電子情報通信学会 総合大会, D-18-2, 2016年3月.
  12. 榮口眞紀雄, 浅田尭志, 密山幸男, “商用FPGAのチップ間性能ばらつきに関する実験的評価,” 電気関係学会四国支部連合大会, 10-1, 2015年9月.
  13. 小松達也, 密山幸男, “高位合成における文字列処理の高速化手法に関する一検討,” 電気関係学会四国支部連合大会, 10-2, 2015年9月.
  14. 毛利真崇, 密山幸男, “複数のFPGAを用いた粗粒度再構成可能アーキテクチャのプロトタイプ実装,” 電気関係学会四国支部連合大会, 10-19, 2015年9月.
  15. 井上智哉, 山本浩平, 毛利真崇, 密山幸男, “粗粒度再構成可能アーキテクチャのための評価環境開発,” 電気関係学会四国支部連合大会, 10-20, 2015年9月.
  16. 檜原弘樹, 岩崎晃, 橋本昌宜, 越智裕之, 密山幸男, 小野寺秀俊, 神原弘之, 若林一敏, 杉林直彦, 竹中崇, 波田博光, 多田宗弘, “センサの知能化に適したプロセッサアーキテクチャの考察,” 電子情報通信学会技術研究報告(ディペンダブルコンピューティング研究会), DC2015-8, 2015年4月.
  17. 浅田尭志, 密山幸男, “FPGA 動作速度の負荷依存性に関する実験的評価,” 電子情報通信学会 総合大会, D-18-6, 2015年3月.
  18. 毛利真崇, 密山幸男, “粗粒度再構成可能アレイのFPGA 実装におけるループ構造問題解決法の検討,” 電子情報通信学会 総合大会, D-18-7, 2015年3月.
  19. 森岡俊樹, 山本浩平, 密山幸男, “再構成可能アレイのための配線構造評価環境の構築,” 電子情報通信学会 総合大会, D-18-8, 2015年3月.
  20. 森岡俊樹, 山本浩平, 密山幸男, “再構成可能配線構造検討のための性能評価環境の構築,” 情報処理学会研究報告(システムとLSIの設計技術研究会), 2015-SLDM-170, 2015年3月.(情報処理学会 SLDM研究会優秀発表学生賞)
  21. 森岡俊樹, 密山幸男, “粗粒度再構成可能デバイスの配線構造に関する一検討,” 電気関係学会四国支部連合大会, 10-14, 2014年9月.
  22. 毛利真崇, 密山幸男, “粗粒度再構成可能アーキテクチャのFPGAによるプロトタイプ設計,” 電気関係学会四国支部連合大会, 10-15, 2014年9月.
  23. 浅田尭志, 密山幸男, “FPGA の負荷変動が動作速度に与える影響の測定,” 電気関係学会四国支部連合大会, 10-16, 2014年9月.
  24. 密山幸男, “VLSIの柔軟な信頼性を実現する再構成可能アーキテクチャ,” 情報処理学会関西支部 ものづくり基盤コンピューティングシステム研究会, 2014年 3月.(招待講演)
  25. 郡浦宏明, 密山幸男, 橋本昌宜, 尾上孝雄, “動的部分再構成による故障回避に適した初期配置配線の検討,” 情報処理学会研究報告(システムとLSIの設計技術研究会), 2014-SLDM-165, 2014年3月.
  26. 尾上孝雄, 橋本昌宜, 密山幸男, Dawood Alnajjar, 郡浦宏明, “VLSIの信頼性を向上させる再構成可能アーキテクチャ (Invited),” 電子情報通信学会技術研究報告(リコンフィギャラブルシステム研究会), IEICE-RECONF2013-51, 2013年11月. (招待講演)
  27. 郡浦宏明, Dawood Alnajjar, 密山幸男, 越智裕之, 今川隆司, 野田真一, 若林一敏, 橋本昌宜, 尾上孝雄, “動作合成に対応した信頼性可変混合粒度再構成可能アーキテクチャの検討,” 電子情報通信学会技術研究報告(リコンフィギャラブルシステム研究会), RECONF2013-8, pp. 41-46, 2013年5月.
  28. 天木健彦, 橋本昌宜, 密山幸男, 尾上孝雄, “確率的動作モデルを用いたオシレータベース真性乱数生成回路のワーストケース設計手法,” 電子情報通信学会技術研究報告(VLSI設計技術研究会), VLD2012-154, pp. 99-104, 2013年3月.
  29. 郡浦宏明, 今川隆司, 密山幸男, 橋本昌宜, 尾上孝雄, “動的部分再構成による故障回避に関する一考察,” 電子情報通信学会技術研究報告(リコンフィギャラブルシステム研究会), RECONF2012-59, pp. 71-76, 2012年11月.
  30. 原田諒,密山幸男, 橋本昌宜, 尾上孝雄, “中性子起因SEMTの電源電圧及び基板バイアス依存性測定,” 電子情報通信学会技術研究報告(VLSI設計技術研究会), VLD2012-100, pp. 237-241, 2012年11月.
  31. 密山幸男, 奥畑宏之, 神原弘之, “SpaceWireインタフェースを搭載する粗粒度再構成可能システムの設計,” 第56回宇宙科学技術連合講演会, JSASS-2012-4132, 2012年11月.
  32. 密山幸男, 奥畑宏之, 神原弘之, “粗粒度再構成可能アーキテクチャにおけるSpaceWire応用に関する一検討,” 第55回宇宙科学技術連合講演会, JSASS-2011-4060, 2011年11月.
  33. 亀田敏広, 郡浦宏明, 密山幸男, 橋本昌宜, 尾上孝雄, “スキャンパスを用いたNBTI劣化抑制に関する研究,” 情報処理学会DAシンポジウム, pp. 201-206, 2011年 8月.s
  34. 郡浦宏明, 密山幸男, 橋本昌宜, 尾上孝雄, “動的再構成可能アーキテクチャによる故障回避機構の定量的信頼性評価,” 電子情報通信学会技術研究報告(リコンフィギャラブルシステム研究会), RECONF2011-6, pp. 31-36, 2011年 5月.

受賞等

  1. 田中 知成:電気学会・電子情報通信学会・情報処理学会四国支部奨励賞 (2020年3月)
  2. 密山 幸男:電子情報通信学会 基礎・境界ソサイエティ 貢献賞(ソサイエティ運営) (2018年9月)
  3. 山本 浩平:情報処理学会 SLDM優秀発表学生賞 (2016年9月)
  4. 岡林 由真:電気学会・電子情報通信学会・情報処理学会四国支部奨励賞 (2016年3月)
  5. 井上 智哉:電気学会・電子情報通信学会・情報処理学会四国支部奨励賞 (2016年3月)
  6. 密山 幸男:電子情報通信学会 リコンフィギャラブルシステム研究会 優秀リコンフィギャラブルシステム論文賞(2015年6月)
  7. 森岡 俊樹:電気学会・電子情報通信学会・情報処理学会四国支部奨励賞(2015年3月)
  8. 毛利 真崇:高知工科大学システム工学群 ベストプレゼンテーション賞 (2015年3月)
  9. 森岡 俊樹:高知工科大学 佐久間賞 (2015年3月)
  10. 森岡 俊樹:情報処理学会 システムとLSIの設計技術(SLDM)研究会優秀発表学生賞(2015年3月)
  11. 密山 幸男:IEEE CASS Shikoku Chapter Best Paper Award(2014年9月)
  12. 密山 幸男:IEEE CASS Shikoku Chapter Best Paper Award(2012年9月)

2011年3月以前の研究業績